设计了一种基于现场可编程门阵列(Field programmable gate array, FPGA)的低硬件成本256点快速傅里叶变换(Fast Fourier transform, FFT)处理器的IP核。采用按频率抽取的基-24算法和单路延迟负反馈(Single-path delay feedback, SDF)流水线架构用于减少旋转因子的复数乘法运算复杂度。为了降低硬件成本,提出了一种串接正则有符号数(Canonical signed digit, CSD)常数乘法器取代常用的布斯乘法器用来完成旋转因子![]()
![]()
与对应序列的复数乘法运算,同时这种乘法器还能够移除存储旋转因子系数的只读存储器(Read only memory, ROM)。该处理器IP核基于QUARTUS PRIME平台进行综合,在Cyclone 10LP FPGA上实现。结果显示,该FFT处理器最高工作频率为100 MHz,对于24位符号数FFT运算,逻辑单元(Logic elements, LEs)使用量与记忆体位(Memory bits, MBs)使用量仅为3 978 LEs和6 456 MBs。
来源出处
低硬件成本256点FFT处理器的IP核设计
http://sjcj.nuaa.edu.cn/ch/reader/view_abstract.aspx?file_no=202204019&flag=1
相关内容
发布日期
08/04/2020 - 01:35
发布日期
01/10/2022 - 19:32
发布日期
08/04/2020 - 01:35
发布日期
10/31/2021 - 01:12
发布日期
09/05/2024 - 19:28
发布日期
02/18/2025 - 20:48
发布日期
10/17/2023 - 23:16
发布日期
06/17/2022 - 10:21
发布日期
01/10/2022 - 19:31
发布日期
02/18/2025 - 20:47
发布日期
01/18/2025 - 20:37
发布日期
08/04/2020 - 01:35
发布日期
08/04/2020 - 01:35
发布日期
01/31/2024 - 13:01
发布日期
10/31/2021 - 01:48
发布日期
01/10/2022 - 19:31
发布日期
07/19/2023 - 21:44
发布日期
08/04/2020 - 01:35
发布日期
02/29/2024 - 16:35
发布日期
06/17/2022 - 10:21