基于贪婪CORDIC算法的非平稳信道衰落孪生技术研究

针对真实通信场景下的信道衰落孪生技术存在硬件成本高、实时性差的问题，基于贪婪坐标旋转数字计算（Coordinate rotation digital computer， CORDIC）算法及调频谐波叠加模型，给出了非平稳信道复合衰落序列的硬件模拟方案，在现场可编程门阵列（Field programmable gate array， FPGA）平台实现了大规模复指数实时计算。通过引入域折叠技术、贪婪角度记录单元和并行流水线结构，可减少硬件资源的使用，提高系统的实时性。此外，采用基于时分复用的多速率分级结构，进一步优化硬件资源。与传统查找表（Look up table， LUT）方法相比，本文方案消耗的硬件资源从17.89%减少到6.71%，与经典CORDIC算法相比，硬件延迟减少65.625%。硬件实测结果表明，输出信道统计特性的概率密度函数与理论值一致。